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Authors:

DI GUGLIELMO, Giuseppe

Title:

On the validation of embedded systems through functional ATPG

Year:

2009

Type of item:

Doctoral Thesis

Tipologia ANVUR:

Altro

Language:

Inglese

Keyword:

embedded systems; functional ATPG

Abstract (italian):

L’aumento delle dimensioni e della complessit´a dei dispositivi digitali ha reso essenziale anticipare le attivit´a di verifica alle fasi iniziali del flusso di progettazione. In questo modo la verifica di sistemi complessi risulta essere pi´u trattabile e gli errori di progetto posso essere identificati anticipatamente e rimossi, salvando tempo e denaro. Pertanto, molti ATPG (Automatic Test Pattern Generator) a livello funzionale sono stati proposti per generare sequenze di test che siano efficaci. Alternativamente, gli ATPG a livello gate rappresentano lo stato dell’arte per la verifica di sistemi digitali. Essi, per´o, pagano i buoni risultati di copertura di guasto in termini di tempi di esecuzione e risorse necessarie. In questo contesto, una soluzione vantaggiosa per la validazione ´e rappresentata dalla verifica dinamica che sfrutta tecniche basate sulla simulazione per stimolare il DUV (Design Under Verification). II. STRUTTURA DELL’ATPG Il lavoro di ricerca dell’autore si focalizza sullo sviluppo di un generatore di test deterministico a livello funzionale che frutti il paradigma delle EFSM (Extended Finite State Machine). (Si veda Figura 1). Una metodologia ´e stata definita per estrarre questo modello da differenti descrizioni ad alto livello. Dapprima la descrizione del design (Verilog, VHDL, SystemC) ´e tradotta in un linguaggio intermedio di descrizione dell’hardware (HIF), quindi i modelli sono estratti automaticamente e manipolati. Differenti EFSM possono essere generate a partire dalla stessa descrizione del DUV. Comunque, a prescindere alla loro equivalenza funzionale, esse posso essere attraversate in modo pi´u o meno semplice. Pertanto un insieme di trasformazioni automatiche (avvalorate da un’analisi teorica) sono state proposte per generare un particolare tipo di EFSM detta estesa agli eventi (EEFSM). Questo modello ´e adatto per rappresentare processi di una descrizione hardware con sensitivity list [1], e ci´o permette all’ATPG proposto per esplorare facilmente lo spazio degli stati del corrispondente DUV riducendo il rischio di esplosione del numero di stati e transizioni [1]. Inoltre, l’utilizzo del modello EFSM viene utilizzato per rappresentare la concorrenza: un sistema complesso pu´o essere sempre rappresentato mediante un certo numero di EFSM interconnesse che comunicano e interagiscono. L’ATPG proposto sfrutta le EFSM concorrenti adottando un duplice approccio: la schedulazione di EFSM e la composizione di EFSM. L’algoritmo di schedulazione di EFSM ´e stato proposto per permettere una semplice esplorazione del DUV, fornendo a ciascuna EFSM la possibilit´a di fissare deterministicamente gli ingressi primari per raggiungere determinati stati [2]. La presenza di gerarchie nella descrizione del sistema implica la necessit´a di dover navigare durante la generazione del test un numero elevato di EFSM. La composizione di EFSM permette pertanto di ridurre tale complessit´a introducendo una rappresentazione appiattita del DUV [1]. In entrambi i casi, le EFSM sono deterministicamente esplorate mediante tecniche di learning, random walking e backjumping [3]. Per prima cosa, durante la fase di learning, le informazioni strutturali e la raggiungibilit´a delle transizioni vengono raccolte per essere utilizzate durante le fasi successive. Quindi, durante la fase di random walk, l’ATPG attraversa in maniera pseudo-casuale le transizioni delle EFSM rappresentanti il DUV sfruttando un risolutore di vincoli. In questo modo le transizioni easy-to-traverse vengono attraversare semplicemente. Infine, nella terza fase, le informazioni raccolte nelle fasi precedenti sono sfruttate per attivare transizioni che non siano ancora state attivate, mediante un approccio basato sul backjumping. Il motore dell’ATPG salta direttamente sulle transizioni che aggiornano glo stato di ciascuna transizione hard-to-traverse per f

Product ID:

54468

Handle IRIS:

11562/337374

Deposited On:

March 22, 2010

Last Modified:

November 24, 2022

Bibliographic citation:

DI GUGLIELMO, Giuseppe, On the validation of embedded systems through functional ATPG

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