RTL-to-RTM hierarchical abstraction e TSL-guided testbench generation

Data inizio
2 gennaio 2013
Durata (mesi) 
12
Dipartimenti
Informatica
Responsabili (o referenti locali)
Pravadelli Graziano

Il progetto ha due obiettivi:
- estendere la teoria della astrazione di modelli RTL in modelli TLM nel caso di descrizioni RTL gerarchiche;
- estendere l’ambiente di verifica per SW embedded denominato radCHECK con un modulo per la generazione automatica di sequenze di test basato sul testbench specification language.

Enti finanziatori:

EDALab s.r.l.
Finanziamento: assegnato e gestito dal dipartimento
Programma: ART66 - Attività Commerciale

Partecipanti al progetto

Francesco Stefanni
Personale di spin-off
Aree di ricerca coinvolte dal progetto
Sistemi ciberfisici
Computer systems organization - Embedded and cyber-physical systems

Attività

Strutture