Verifica formale di Software modellato e generato automaticamente (Verilab - Azione III)

Data inizio
14 ottobre 2010
Durata (mesi) 
24
Dipartimenti
Informatica
Responsabili (o referenti locali)
Pravadelli Graziano

Il presente progetto, finanziato dal Raggruppamento Temporaneo di Impresa denominato VERILAB, si colloca nell'ambito delle attività del progetto VAFER approvato dalla Regione Veneto il cui obiettivo consiste nella realizzazione di uno strumento di verifica semi-formale per applicazioni embedded basato su assertion-based verification.
Il progetto è diviso in 3 azioni (Azione I, Azione III e Azione V).
Le attività che il dipartimento di informatica svolgerà nell'ambito dell'azione II sono:
- Supporto per l’ingegnerizzazione delle funzionalità dell’ambiente di verifica definite nell’AZIONE I con particolare riferimento all’implementazione di tecniche di assertion-based verification, mutation analysis e mutation testing.

Enti finanziatori:

EDALab s.r.l.
Finanziamento: assegnato e gestito dal dipartimento
Programma: ART66 - Attività Commerciale
MCE Meccanica s.r.l.
Finanziamento: assegnato e gestito dal dipartimento
Programma: ART66 - Attività Commerciale
STM Products s.r.l.
Finanziamento: assegnato e gestito dal dipartimento
Programma: ART66 - Attività Commerciale

Partecipanti al progetto

Giuseppe Di Guglielmo
Incaricato alla ricerca
Luigi Di Guglielmo
Incaricato alla ricerca
Franco Fummi
Professore ordinario
Graziano Pravadelli
Professore associato
Stefano Soffia
Aree di ricerca coinvolte dal progetto
Sistemi ciberfisici
Computer systems organization - Embedded and cyber-physical systems

Attività

Strutture