set.	data	giorno	lez.	lab.	argomento
1	29-set	lun.			sospesa
1	29-set	lun.			sospesa
1	03-ott	ven.	2		Introduzione al corso; introduzione al VHDL
2	06-ott	lun.	1		Linguaggio VHDL: sintassi
2	06-ott	lun.	2		Linguaggio VHDL: sintassi avanzata
2	10-ott	ven.		2	Compilazione/simulazione VHDL
3	13-ott	lun.	1		Modellazione VHDL behavioral/RT
3	13-ott	lun.	2		VHDL per la simulazione temporale
3	17-ott	ven.		2	Simulazione VHDL con tempo
4	20-ott	lun.	2		VHDL per la sintesi dal livello RT
4	20-ott	lun.	2		Sintesi comportamentale: scheduling
4	24-ott	ven.		2	Modellazione di FSM e FSMD con HDL Designer
5	27-ott	lun.	2		Sintesi comportamentale: allocation
5	27-ott	lun.	1		Sintesi comportamentale: esercizi
5	31-ott	ven.		2	Sintesi automatica con Leonardo
6	03-nov	lun.	2		Introduzione al collaudo
6	03-nov	lun.	2		Test pattern generation
6	07-nov	ven.			prova intermedia e presentazione elaborato
7	10-nov	lun.	2		La progettazione platform-based
7	10-nov	lun.		2	Analisi e aumento della collaudabilità con dftadvisor
7	14-nov	ven.	2		La generazione del test con flextest
8	17-nov	lun.			Presentazione della competition
8	17-nov	lun.		2	Ambienti di progettazione sw per terminali mobili
8	21-nov	ven.		2	Analisi e aumento della collaudabilità con dftadvisor
9	24-nov	lun.	2		Built-in Self-Test
9	24-nov	lun.	2		La verifica formale di Hw
9	28-nov	ven.		2	Verifica formale con SMV
10	01-dic	lun.	2		Strumenti verifica formale: SAT e BDD
10	01-dic	lun.			preparazione elaborato
10	05-dic	ven.			prova finale