OBIETTIVI FORMATIVI

Il corso presenta le tecniche più innovative nel campo della progettazione automatica di sistemi digitali. I concetti di base della progettazione di dispositivi digitali presentati nel corso di Architettura degli Elaboratori e, in parte, nel corso di Sistemi di Elaborazione dell'Informazione, vengono rapportati in questo corso al mondo reale della progettazione digitale Il flusso di progettazione proposto si basa sull'utilizzo di linguaggi per specifica dello hardware che permettono di effettuare verifica formale delle specifiche, sintesi automatica e gestione delle problematiche relative all'affidabilità. Di ogni tecnica presentata vengono descritti i fondamenti teorici e le applicazioni pratiche che vengono esemplificate con l'utilizzo dei più moderni strumenti di CAD.

ATTIVITÀ FORMATIVE

Il corso viene svolto in 28 ore di lezione e 18 ore di laboratorio. Le attività pratiche verranno svolte utilizzando le attrezzature hardware e software presenti nel laboratorio EDA (Electronic Design Automation) del Dipartimento. Durante il corso saranno effettuate presentazioni da parte di aziende del settore della progettazione di sistemi embedded.

PROGRAMMA DEL CORSO

• I linguaggi di descrizione dell'hardware:
  • Sintassi e semantica del VHDL
  • Simulazione VHDL temporale
  • Simulazione integrata VHDL e C
• Sintesi automatica di dispositivi digitali:
  • Sintesi dal livello strutturale
  • VHDL per la sintesi
  • Sintesi comportamentale
    • scheduling
    • allocation
• L'affidabilità:
  • Difetti / guasti / errori
  • Generazione del collaudo combinatoria
  • Generazione del collaudo sequenziale
  • Sintesi per la collaudabilità
  • Tolleranza ai guasti
  • Built-in Self Test
• Verifica formale di Hw:
  • Equivalence checking
  • Property checking
  • Strumenti per la verifica:
    • Diagrammi di decisione binaria (BDD)
    • Soddisfacibilità Booleana (SAT)
• Esperienze Industriali:
  • il test di ASIC in STMicroelectronics

• Laboratorio:
  • compilazione/simulazione VHDL
  • simulazione VHDL e C
  • simulazione VHDL con tempo
  • modellazione di FSM e FSMD con Renoire
  • sintesi automatica con Leonardo: ottimizzazioni comb.
  • sintesi automatica con Leonardo: ottimizzazioni sequenziali
  • analisi e aumento della collaudabilità con dftadvisor
  • la generazione del test con flextest
  • verifica formale con Cadence SMV

CALENDARIO DEL CORSO