set.	data	giorno	lez.	lab.	argomento
1	03-apr	lun.	3		Introduzione al corso; introduzione al VHDL
1	06-apr	gio.	2		Linguaggio VHDL sintassi
2	10-apr	lun.	3		Modellazione VHDL Behavioral/RTL
2	13-apr	gio.			FESTA
3	17-apr	lun.			FESTA
3	20-apr	gio.	2		VHDL per la simulazione temporale
3	21-apr	ven.		2	Modellazione/Simulazione di FSMD con HDL Designer (ore 11:30 lab.Beta)
4	24-apr	lun.	3		VHDL per la sintesi dal livello RT
4	27-apr	gio.		2	Sintesi automatica con Leonardo
5	01-mag	lun.			FESTA
5	03-mag	mer.		2	Progettazione su FPGA Xilinx
5	04-mag	gio.	2		Introduzione al collaudo e ATPG
6	08-mag	lun.	3		Design for testability e BIST
6	11-mag	gio.		2	Ambiente di cosimulazione HW/SW/NW
6	12-mag	ven.			prova intermedia e presentazione elaborato
7	15-mag	lun.	3		La progettazione platform-based e TLM
7	18-mag	gio.		3	La generazione del test con Flextest
8	22-mag	lun.			laboratorio libero per elaborato
8	25-mag	gio.			laboratorio libero per elaborato
9	29-mag	lun.	4		Sintesi comportamentale: scheduling and allocation
9	31-mag	mer.		2	Analisi e aumento della collaudabilità con Dftadvisor
9	01-giu	gio.	2		La verifica formale di HW e SAT
10	05-giu	lun.	3		Strumenti verifica formale BDD
10	08-giu	gio.		2	Verifica formale con SMV
					prova finale
	ore	45	30	15
	CFU	5,0	3,8	1,3