set.	data	giorno	lez.	lab.	argomento
1	11-apr	lun.	3		Introduzione al corso; introduzione al VHDL (ore 15 sala verde)
1	14-apr	gio.	2		Linguaggio VHDL sintassi
2	18-apr	lun.	3		Modellazione VHDL Behavioral/RTL
2	21-apr	gio.		2	Modellazione/Simulazione di FSMD con HDL Designer
3	25-apr	lun.			FESTA
3	28-apr	gio.	2		VHDL per la simulazione temporale
4	02-mag	lun.	3		VHDL per la sintesi dal livello RT
4	05-mag	gio.		2	Sintesi automatica con Leonardo
5	09-mag	lun.	3		Introduzione al collaudo e ATPG
5	10-mag	mar.		2	Progettazione su FPGA Xilinx
6	16-mag	lun.	3		Design for testability e BIST
6	17-mag	mar.		2	Ambiente di cosimulazione HW/SW/NW
6	20-mag	ven.			prova intermedia e presentazione elaborato
7	23-mag	lun.		3	La generazione del test con Flextest
7	26-mag	gio.		2	Analisi e aumento della collaudabilità con Dftadvisor
8	30-mag	lun.	3		Sintesi comportamentale: scheduling
8	02-giu	gio.			FESTA
9	06-giu	lun.	3		La progettazione platform-based e TLM
9	09-giu	gio.	2		Sintesi comportamentale: allocation
9	10-giu	ven.		2	Verifica formale con SMV (ore 11 aula M)
10	13-giu	lun.	3		La verifica formale di HW e SAT; Strumenti verifica formale BDD
10	16-giu	gio.			prova finale
	ore	45	30	15
	CFU	5,0	3,8	1,3