Il corso presenta le tecniche più innovative nel campo della progettazione automatica di sistemi digitali. I concetti di base della progettazione di dispositivi digitali presentati nel corso di Architettura degli Elaboratori e, in parte, nel corso di Sistemi di Elaborazione dell'Informazione, vengono rapportati in questo corso al mondo reale della progettazione digitale Il flusso di progettazione proposto si basa sull'utilizzo di linguaggi per specifica dello hardware che permettono di effettuare verifica formale delle specifiche, sintesi automatica e gestione delle problematiche relative all'affidabilità. Di ogni tecnica presentata vengono descritti i fondamenti teorici e le applicazioni pratiche che vengono esemplificate con l'utilizzo dei più moderni strumenti di CAD.
Il corso viene svolto in 28 ore di lezione e 18 ore di laboratorio. Le attività pratiche verranno svolte utilizzando le attrezzature hardware e software presenti nel laboratorio EDA (Electronic Design Automation) del Dipartimento. Durante il corso saranno effettuate presentazioni da parte di aziende del settore della progettazione di sistemi embedded.
set. | data | giorno | Lez | Lab | Ext | Argomento |
1 | 30-set | lun. | 2 | Introduzione al corso; introduzione al VHDL | ||
1 | 30-set | lun. | 2 | compilazione/simulazione VHDL | ||
1 | 04-ott | ven. | 1 | Linguaggio VHDL: sintassi | ||
2 | 07-ott | lun. | 2 | Linguaggio VHDL: sintassi avanzata | ||
2 | 07-ott | lun. | 2 | simulazione VHDL e C | ||
2 | 11-ott | ven. | 1 | Modellazione VHDL behavioral/RT | ||
3 | 14-ott | lun. | 2 | VHDL per la simulazione temporale | ||
3 | 14-ott | lun. | 2 | simulazione VHDL con tempo | ||
3 | 18-ott | ven. | 1 | VHDL per la sintesi dal livello RT | ||
4 | 21-ott | lun. | 2 | Sintesi comportamentale: scheduling | ||
4 | 21-ott | lun. | 2 | Sintesi comportamentale: allocation | ||
4 | 25-ott | ven. | 1 | Sintesi comportamentale: esercizi | ||
5 | 28-ott | lun. | 2 | modellazione di FSM e FSMD con Renoire | ||
5 | 28-ott | lun. | 2 | sintesi automatica con Leonardo: ottimizzazioni comb. | ||
5 | 01-nov | ven. | FESTA | |||
6 | 04-nov | lun. | 2 | 1° Compitino (presentazione elaborato) | ||
6 | 04-nov | lun. | 2 | sintesi automatica con Leonardo: ottimizzazioni sequenziali | ||
6 | 08-nov | ven. | 1 | Introduzione al collaudo | ||
7 | 11-nov | lun. | 2 | TPG combinatorio | ||
7 | 11-nov | lun. | 2 | TPG sequenziale | ||
7 | 15-nov | ven. | 1 | Design for testability | ||
8 | 18-nov | lun. | 2 | Built-in Self-Test | ||
8 | 18-nov | lun. | 2 | analisi e aumento della collaudabilità con dftadvisor | ||
8 | 22-nov | ven. | 1 | La verifica formale di Hw | ||
9 | 25-nov | lun. | 2 | Il collaudo di ASIC: approccio industriale | ||
9 | 25-nov | lun. | 2 | la generazione del test con flextest | ||
9 | 29-nov | ven. | 1 | Strumenti verifica formale: SAT | ||
10 | 02-dic | lun. | 2 | Strumenti verifica formale: BDD | ||
10 | 02-dic | lun. | 2 | verifica formale con SMV | ||
10 | 06-dic | ven. | 1 | 2° Compitino |